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シリコン量子計算機の量産設計へ、日立が100量子ビット級チップを共同開発

この記事のポイント

  1. 実現したこと

    日立とIntelの共同研究が始まり、100量子ビット以上のシリコン量子ビットチップを設計・実装する技術が開発対象になった。

  2. 実現の仕組み

    Intelの量子ビットチップ向けPDKを使い、製造条件を設計に織り込む。

  3. 得られた結果

    シリコン量子計算機の研究がNEDO事業の実施予定者に選定され、産業技術総合研究所との共同研究も進める。

  4. 従来との違い

    研究段階のチップを対象とした取り組みに、半導体製造プロセスを踏まえた設計と高密度実装の開発が加わった。

極低温の制御配線につながるシリコン量子チップと積層パッケージの技術イラスト
AI生成画像

シリコン量子計算機のチップを、半導体の量産工程を見据えて設計・実装する共同研究が始まる。日立製作所はIntelの製造プロセスと設計ツールを活用し、100量子ビット以上のチップを開発対象に据えた。

100量子ビット以上のチップを開発対象に

日立製作所は、シリコン量子計算機に関するNEDO事業の実施予定者に選定された。事業はIntelの日本法人と共同提案したもので、産業技術総合研究所とも共同研究を進める。

開発項目の一つは、100量子ビット以上を備えるチップの設計・実装技術だ。量子ビットの数を増やす際には、個々の動作を安定させるチップ構造に加え、製造条件と実装方法を設計段階から扱う。

製造条件をチップ設計に反映

日立製作所はIntelと協力し、量子ビットを安定動作させるためのチップ構造を設計する。開発にはIntel 18Aを基盤とするIntelの量子デバイス製造プロセスを適用する計画で、研究用の設計を製造工程へつなぐ。

設計には、Intelが開発した量子ビットチップ向けPDKも使う。PDKは製造条件や設計ルールをまとめたツール群であり、チップの設計時に実際の製造条件を織り込むために用いる。

極低温での配線と高密度実装を開発

チップを動かす構成では、極低温でチップを収める部品と、配線数を減らす制御回路を開発する。チップ単体の設計に加え、動作環境へ組み込むための部品と回路も開発対象となる。

量子ビット数の増加に伴う配線と実装面積の課題には、3次元の高密度実装で取り組む。日立製作所はチップと部品を狭い間隔で接続する技術を評価し、1000量子ビット規模を見据えた実装方法を開発する。

実験環境をクラウドから利用する計画

チップと実装技術の開発に並行して、日立製作所と産業技術総合研究所は、シリコン量子計算機の実験環境に対応するクラウドシステムを開発する。外部の研究者や技術者が量子ビットチップと制御装置の実験環境を利用できるようにする計画だ。

日立製作所は、この基盤を使うクラウドサービスを2027年度中に開始することを目指す。サービス開始は計画段階であり、今回の選定は量子計算機やクラウドサービスの完成を示すものではない。